Les contraintes imposees par la roadmap technologique nanometrique imposent aux fabricants de microelectronique une reduction de la variabilite de fabrication mais egalement de durcissement vis-a-vis des erreurs logiques induits par l'environnement radiatif naturel afin d'assurer un haut niveau de fiabilite. Certains travaux ont mis en evidence l'influence de la variabilite de fabrication et SET sur les circuits bases sur les technologies FinFET. Cependant jusqu'a lors, aucune approche pour les attenuer n'ont pu etre presente pour les technologies FinFET. Pour ces raisons, du point de vue de la conception, des efforts considerables doivent etre deployes pour comprendre et reduire les impacts generes par ces deux problematiques de fiabilite. Dans ce contexte, les contributions principales de cette these sont: 1) etudier le comportement des cellules logiques FinFET en fonction des variations de fabrication et des effets de rayonnement; 2) evaluer quatre approches des durcissement au niveau du circuit afin de limiter les effets de variabilite (work-function fluctuation, WFF) de fabrication et des soft errors (SE); 3) fournir une comparaison entre toutes les techniques appliquees dans ce travail; 4) proposer le meilleur compromis entre performance, consommation, surface, et sensibilite aux corruptions de donnees et erreurs transitoires. Transistor reordering, decoupling cells, Schmitt Trigger, et sleep transistor sont quatre techniques prometteuses d'optimisation au niveau de circuit, explorees dans ce travail. Le potentiel de chacune d'elles pour rendre les cellules logiques plus robustes vis-a-vis variabilite de fabrication et de SE a ete evalue. Cette these propose egalement une estimation des tendances comportementales en fonction du niveau de variabilite, des dimensionnements des transistors et des caracteristiques energetique de particule ionisante comme transfert d'energie lineaire. Lors de cette these, la variabilite de fabrication a ete evaluee par des simulations Monte Carlo (MC) avec une WFF modelise par une fonction Gaussienne utilisant le SPICE. La susceptibilite SE a ete estimee a partir de d'outil de generation MC de radiations, MUSCA SEP3. Cet outil est base sur des calculs MC afin de rendre compte des caracteristiques de l'environnement radiatif du design et des parametres electriques des composants analyses. Les approches proposees par cette these ameliorent l'etat-de-l'art actuel en fournissant des options d'optimisation au niveau du circuit pour reduire les effets de variabilite de fabrication et la susceptibilite aux SE. La Transistor reordering peut augmenter la robustesse des cellules logiques pour une variabilite allant jusqu'a 8%, cependant cette approche n'est pas ideale pour la mitigation des SE. L'utilisation de decoupling cells permet de meilleurs resultats pour le controle de la variabilite de consommation avec des niveaux de variation superieurs a 4%, et attenuant jusqu'a 10% la variabilite du delai pour la variabilite de fabrication de 3% de la WFF. D'un point de vue SE, cette technique permet une diminution de 10% de la sensibilite des cellules logiques etudiees. L'utilisation de structure Schmitt Triggers en sortie de cellule logique permet une amelioration allant jusqu'a 5% de la sensibilite a la variabilite de fabrication. Enfin, l'utilisation de sleep transistors ameliore la variabilite de fabrication d'environ 12% pour 5% de WFF. La variabilite du delai depend de la maniere dont les transistors sont disposes au circuit. Cette methode permet une immunite totale de la cellule logique y compris en regime near-threshold. En resume, la meilleure approche de mitigation de la variabilite de fabrication semble etre l'utilisation de structure Schmitt Triggers alors que l'utilisation de sleep transistors est le plus adapte pour l'optimisation de SE. Ainsi, selon les applications et contraintes, la methode de durcissement par sleep transistors semble proposer le meilleur compromis. (auteur)